FPGA Lab: Unterschied zwischen den Versionen

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'''Ct Lab Client Library''' und '''FPGA Lab''' wurden in '''[[CtLab Library]]''' und '''[[CtLab FPGA SigLab]]''' umbenannt. Der Quellcode befindet sich nun auf GitHub.


Das '''FPGA Lab''' ist ein FPGA-basiertes Signallabor für die [http://www.mikrocontroller.net/topic/122573 Spartan-3-FPGA-Karte aus dem c´t-Lab] und die dazugehörige DACRAM-Erweiterungskarte (Verweise zu diesem Projekt am Ende dieser Seite). Es kombiniert einen modulierbaren Mehrfach-[http://www.mikrocontroller.net/articles/DDS DDS]-Generator, einen Universalzähler für Frequenz- und Periodenmessungen sowie einen Pulsgenerator. Dazu gibt es bisher eine LabView-Bedienoberfläche (später auch eine native Windowsanwendung).
Details dazu auf den neuen Wikiseiten:


== Technische Merkmale ==
* [[CtLab Library]]
* [[CtLab FPGA SigLab]]


* Universalzähler (Frequenz-/Periodenmesser)
[[Category:FPGA und Co]]
** Frequenz bis ca. 150 MHz, Periode bis ca. 120 Stunden
** einstellbare Messfrequenz bzw. Torzeit
** Anzeige für Überlauf oder ausbleibendes Signal
 
* 4-kanaliger DDS-Signalgenerator
** Frequenz bis 50 MHz
** Rechteck, Sägezahn (steigend oder fallend), Sinus
** einstellbare Amplitude und Phasenlage, separate Synchronisationsausgänge mit fester Phasenlage 0°
** jeder Kanal ist durch die anderen Kanäle in Amplitude, Frequenz und Phase modulierbar (auch gleichzeitig)
 
* Pulsgenerator
** getrennt einstellbare Puls- und Pausendauern jeweils von 10 ns bis ca. 40 s
 
* Ausgänge
** zwei Analogsignale von frei wählbaren Quellen (DDS-Kanal oder Pulsgenerator) gleichzeitig
** ein Synchronisationssignal je DDS-Kanal
** Signal des Pulsgenerators
 
* [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave zur Anbindung an einen Mikrocontroller
** mehrere addressierbare Register zum Setzen von Konfigurationswerten und Auslesen von Messwerten
 
=== Universalzähler (Frequenz-/Periodenmesser) ===
 
Dieser Zähler kann entweder die Frequenz eines Signals oder dessen Periode messen. Die Bedienoberfläche errechnet aber auch den jeweils anderen Wert und zeigt beide zusammen an.
 
==== Messmethode ====
 
Bei der Frequenzmessung dient das externe Signal als Takt für den Zähler, ein internes Torsignal steuert die Dauer des Zählvorganges. Bei der Periodenmessung wird der Zähler durch ein internes Signal getaktet, die steigenden Flanken des externen Signals steuern wiederum die Zähldauer. Je nach Messmethode arbeitet der Zähler also in der Taktdomäne des externen Signals oder des Systemtakts, die zu- und abführenden Signale werden entsprechend synchronisiert.
 
Der interne Zähler selbst wird durch das jeweils genutzte Torsignal weder gestoppt noch zurückgesetzt, er läuft ständig durch. Das Torsignal steuert lediglich das Auslesen des Zählers, der Messwert ergibt sich dann aus der Differenz des aktuellen und des vorangegangenen Auslesewertes. Das funktioniert auch bei einem Zählerüberlauf, solange danach der aktuelle Auslesewert den vorangegengenen nicht einholt. Der nutzbare Zählbereich hängt also nur von der Bitbreite des Zählers ab. Echte Überläufe dieses nutzbaren Bereiches werden erkannt und signalisiert.
 
Da das Torsignal auf das Taktsignal einsynchronisiert wird, arbeitet die Ausleselogik bei fehlendem externen Signal nicht mehr, weder bei Frequenz- noch bei Periodenmessung. In diesem Fall wird weiterhin der Wert aus dem letzten Messzyklus ausgegeben. Eine Art Herzschlagsignal zeigt jedoch an, ob Messzyklen stattfinden oder nicht.
 
==== Messbereiche ====
 
Der interne Zähler ist 32 Bit breit. Messbereich und Auflösung ergeben sich theoretisch bei der Frequenzmessung direkt aus der Torzeit, bei der Periodenmessung aus der Zählfrequenz. Natürlich gibt es aber physikalische Grenzen, die theoretischen Obergrenzen für die Frequenzmessung können nicht annähernd erreicht werden. Beim eingesetzten FPGA sind Messungen bis über 150 MHz möglich.
 
Die tatsächlich unterstützten Messbereiche sind:
 
* Frequenzmessung:
** Torzeit 10 s (Auflösung 0,1 Hz)
** Torzeit 1 s (Auflösung 1 Hz)
** Torzeit 0,1 s (Auflösung 10 Hz)
 
* Periodenmessung:
** Messfrequenz 10 kHz (max > 119 Stunden, Auflösung 100 μs)
** Messfrequenz 100 kHz (max > 11,9 Stunden, Auflösung 10 μs)
** Messfrequenz 1 MHz (max > 71 Minuten, Auflösung 1 μs)
** Messfrequenz 10 MHz (max > 7 Minuten, Auflösung 100 ns)
 
=== Modulierbarer 4-Kanal-DDS-Generator ===
 
Dieser nach dem [http://www.mikrocontroller.net/articles/DDS DDS]-Prinzip arbeitende Generator kann vier unabhängige Signale unterschiedlicher Kurvenformen bereitstellen, die sich vielfältig beeinflussen und untereinander auch modulieren lassen.
 
==== Signalformen ====
 
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Lissajous_2,5kHz-10kHz.JPG|thumb|150px|Lissajous-Figur mit zwei DDS-Kanälen, X-Kanal Sinus 2,5&nbsp;kHz, Y-Kanal  Sinus 10&nbsp;kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sägezahn_10kHz.JPG|thumb|150px|Sägezahn 10&nbsp;kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sinus_10kHz.JPG|thumb|150px|Sinus 10&nbsp;kHz]]
</div>
 
Jeder der vier Kanäle kann symmetrische Rechtecksignale, steigende und fallende Sägezahnsignale sowie Sinussignale liefern. Die Rechteck- und Sägezahnsignale werden direkt aus dem aktuellen Wert des jeweiligen Phasenakkumulators ermittelt. Die Werte des Sinussignals werden einer Lookuptabelle entnommen, welche pro Periode 4096 Werte bereitstellt (wobei die Tabelle tatsächlich nur 1024 Werte für die erste Viertelperiode enthält, der Rest wird abgeleitet).
 
<div style="clear:both">
 
==== Frequenzbereich ====
 
Die internen Phasenakkumulatoren werden mit 100&nbsp;MHz getaktet und sind 32 Bit breit, somit stehen grundsätzlich Frequenzen bis 50&nbsp;MHz bei einer Auflösung von 0,023&nbsp;Hz zur Verfügung. Die nutzbare Bandbreite hängt natürlich auch noch vom eingesetzten DA-Wandler und den Ausgangsverstärkern ab.
 
==== Amplitude ====
 
Die Amplitude ist vom invertierenden Maximum über Null bis zum nichtinvertierenden Maximum einstellbar. Die Wertauflösung beträgt für alle Signalformen 16 Bit bei maximaler Amplitude.
 
==== Phasenlage ====
 
Die Phasenlage kann in beide Richtungen um jeweils maximal eine Periode verschoben werden (&plusmn;2&pi; bzw. 360°). Die Auflösung über den gesamten Bereich von &plusmn;2&pi; beträgt intern 32 Bit, die Schnittstelle zur Bedienoberfläche nutzt davon derzeit aber nur 16 Bit. Jeder Kanal besitzt einen separaten Synchronisationsausgang, der ein symmetrisches Rechtecksignal liefert, dessen steigende Flanke immer bei Phasenlage 0° liegt.
 
==== Modulation ====
 
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_FM_1kHz-100Hz.JPG|thumb|150px|Frequenzmodulation, Träger Sinus 1&nbsp;kHz, Nutzsignal Sinus 100&nbsp;Hz, Frequenzhub 500&nbsp;Hz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_AM_10kHz-1kHz.JPG |thumb|150px|Amplitudenmodulation, Träger Sinus 10&nbsp;kHz, Nutzsignal Sinus 1&nbsp;kHz, Modulation 50%]]
</div>
 
Jeder Kanal lässt sich durch die anderen Kanäle unabhängig voneinander in Amplitude, Frequenz und Phase modulieren, auch gleichzeitig. Die Modulationstiefe lässt sich über die Amplitude des modulierenden Signals variieren. Die maximale Modulationstiefe umfasst bei Amplitudenmodulation (AM) den gesamten Spannungsbereich, bei Frequenzmodulation (FM) dzt. &plusmn;762&nbsp;Hz (das wird noch geändert) und bei Phasenmodulation &plusmn;1/2&nbsp;Periode (&plusmn;&pi; bzw. 180°) ausgehend von der eingestellten Phasenlage. Bei Amplitudenmodulation zeigt die Bedienoberfläche an, wenn es zu einer Übermodulation kommt.
 
<div style="clear:both">
 
=== Pulsgenerator ===
 
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Puls_20us-100us.JPG|thumb|150px|Pulssignal, Puls 20&nbsp;&mu;s, Pause 100&nbsp;&mu;s]]
</div>
 
Dieser Generator kann ein Rechtecksignal bereitstellen, bei dem sich die Puls- und Pausendauern unabhängig voneinander jeweils von 10&nbsp;ns bis 42,9&nbsp;s einstellen lassen. Die Bedienoberfläche lässt sich derzeit allerdings nur bis 1&nbsp;s einstellen (das wird noch geändert).
 
Es existieren mehrere Einstellbereiche:
* 10&nbsp;ns bis 1&nbsp;&mu;s (Auflösung 10&nbsp;ns)
* 1&nbsp;&mu;s bis 1&nbsp;ms (Auflösung 1&nbsp;&mu;s)
* 1&nbsp;ms bis 1&nbsp;s (Auflösung 1&nbsp;ms)
 
<div style="clear:both">
 
=== Ausgänge ===
 
Jeder der beiden Analogausgänge der DACRAM-Erweiterungskarte kann wahlweise  eines der vier DDS-Generatorsignale oder das Pulsgeneratorsignal ausgeben. Parallel dazu stehen die Synchronisationssignale aller vier DDS-Kanäle sowie das Signal des Pulsgenerators zur Verfügung. Die maximale Amplitude der Analogausgänge beträgt &plusmn;1,25 V (2,5V<sub>ss</sub>), die anderen Ausgänge haben LVTTL- bzw. LVCMOS33-Pegel.
 
Auf der DACRAM-Erweiterungskarte sind zwei Bestückungsmöglichkeiten vorgesehen:
* 2-Kanal-DAC AD5447 mit 21 Megasamples und Verstärker AD8055
* TxDAC AD9752 (12&nbsp;Bit) oder AD9754 (14&nbsp;Bit) mit 125 Megasamples und Verstärker LT1818
 
Das '''FPGA Lab''' wurde mit der ersten Variante getestet, auch die Bilder wurden damit gemacht.
 
=== SPI-Schnittstelle ===
 
Über den [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave kann ein Master (z.B. ein Mikrocontroller wie der ATmega644 auf der [http://www.mikrocontroller.net/topic/122573 Karte aus dem c´t-Lab]) Konfigurationswerte ans '''FPGA Lab''' übergeben und Messwerte auslesen. Dazu besitzt der SPI-Slave mehrere Datenregister mit 32 Bit Breite, die über ein separates Adressregister ausgewählt werden können.
 
Der SPI-Slave hat folgende Signale:
* MOSI ('''M'''aster '''O'''ut -> '''S'''lave '''I'''n): zu schreibende Daten zum '''FPGA Lab'''
* MISO ('''M'''aster '''I'''n <- '''S'''lave '''O'''ut): gelesene Daten vom '''FPGA Lab'''
* SCLK ('''S'''hift '''Cl'''oc'''k'''): Schiebetakt
* SS_Address ('''S'''lave '''S'''elect for address): Auswahl des Adressenregisters
* SS_Data ('''S'''lave '''S'''elect for data): Auswahl des aktuell adressierten Datenregisters
 
Die beiden SS-Signale sowie SCLK sind im Ruhezustand High, zum Übertragen einer Adresse oder eines Datenwortes zieht der Master (also z.B. der Mikrocontroller) das entsprechende SS-Signal und danach auch SCLK auf Low. Der Master legt ein Datenbit an MOSI an und erzeugt an SCLK eine steigende Flanke. Diese veranlasst den Slave, das Datenbit in sein internes Empfangsschieberegister einzulesen. Das wiederholt sich für die folgenden Bits, wobei die höherwertigen Bits immer zuerst übertragen werden. Sofern gerade ein Datenwort (und keine Adresse) übertragen wird, stellt der Slave gleichzeitig an jeder fallenden SCLK-Flanke (inklusive der ersten) jeweils ein Bit aus seinem Sendesschieberegister an MISO zur Verfügung, das der Master dann an der nächsten steigenden SCLK-Flanke übernehmen kann. Am Ende der Übertragung setzt der Master das SS-Signal wieder auf High.
 
Bei aktiviertem (also auf Low gezogenem) SS_Address wird das Adressregister angesprochen, bei aktiviertem SS_Data dasjenige Datenregister, das durch das Adressregister angegeben wird.
 
Die Adressen sind wie folgt belegt:
 
{| class="wikitable"
!rowspan="2"|Adresse!!rowspan="2"|Richtung!!rowspan="2"|Komponente!!colspan="2"|Bedeutung der Bits!!rowspan="2"|Anmerkungen
|-
|31..16||15..0
|-
|3||W||Quelle für Analogausgänge||Ausgang 1||Ausgang 0||
|-
|4||R||rowspan="2"|Universalzähler||colspan="2"|Status||Bit 1: Überlauf, Bit 0: Signal aktiv
|-
|5||R||colspan="2"|Rohmesswert||muss entsprechend Torzeit bzw. Messfrequenz umgerechnet werden
|-
|14||W||rowspan="2"|Pulsgenerator||colspan="2"|Pausendauer||Auflösung 10&nbsp;ns
|-
|15||W||colspan="2"|Pulsdauer||Auflösung 10&nbsp;ns
|-
|16||W||rowspan="3"|DDS-Kanal 0||colspan="2"|Wellenform & Modulationsquelle||Bit 18..16: Wellenform, Bit 5..4: PM-Quelle, Bit 3..2: FM-Quelle, Bit 1..0: AM-Quelle
|-
|17||W||colspan="2"|Phaseninkrement||bestimmt direkt die Frequenz, Auflösung 0,023&nbsp;Hz
|-
|18||W||Amplitude||Phasenlage||Vorzeichenbehaftete Werte
|-
|20||W||rowspan="3"|DDS-Kanal 1||colspan="2"|Wellenform & Modulationsquelle||rowspan="9"|siehe Anmerkungen zu DDS-Kanal 0
|-
|21||W||colspan="2"|Phaseninkrement
|-
|22||W||Amplitude||Phasenlage
|-
|24||W||rowspan="3"|DDS-Kanal 2||colspan="2"|Wellenform & Modulationsquelle
|-
|25||W||colspan="2"|Phaseninkrement
|-
|26||W||Amplitude||Phasenlage
|-
|28||W||rowspan="3"|DDS-Kanal 3||colspan="2"|Wellenform & Modulationsquelle
|-
|29||W||colspan="2"|Phaseninkrement
|-
|30||W||Amplitude||Phasenlage
|}
 
 
== Bedienung ==
 
=== LabView-Bedienoberfläche ===
 
<div class="tright" style="clear:none">
[[Datei:Screenshot LabView-Frontend.png|thumb|400px|LabView-Bedienoberfläche]]
</div>
 
Derzeit existiert eine mit LabView 8 entwickelte Bedienoberfläche. Sie kommuniziert mit dem '''FPGA Lab''' über das textbasierte c´t-Lab-Protokoll (was aber leicht änderbar ist). Ihre einzelnen Bereiche sind nachstehend erklärt.
 
==== Schnittstelle ====
 
Hier können die Schnittstelle und der Kanal des c´t-Lab-Busses, über welche die FPGA-Karte angeschlossen ist, eingestellt werden. Weiters kann das Abfrageintervall für die Messwerte festgelegt werden. Zusätzlich zu diesen intervallgesteuerten Abfragen werden die Messwerte aber auch unmittelbar ausgelesen, wenn Einstellungen geändert und somit ans '''FPGA Lab''' gesendet werden. Außerdem können hier alle Einstellungen zurückgesetzt werden, die entsprechenden Einstellungen werden dabei ans '''FPGA Lab''' gesendet.
 
==== Frequenzzähler ====
 
Für den Universalzähler kann die Torzeit oder die Messfrequenz eingestellt werden, wobei gleichzeitg zwischen den beiden Messarten Frequenz- und Periodenmessung umgeschaltet wird. Der jeweils andere Wert wird errechnet und ebenfalls angezeigt. Ein Indikator zeigt durch mehr oder weniger regelmäßiges Blinken ein anliegendes Signal und somit laufende Messaktivitäten an, ein zweiter Indikator weist auf einen Überlauf des Messbereiches hin (was aber nur bei sehr langen Periodenmessungen vorkommen kann).
 
==== Analogausgänge ====
 
Für jeden der beiden Analogausgänge kann eingestellt werden, welches der internen Generatorsignale dort erscheinen soll. Zur Wahl stehen die vier DDS-Kanäle und der Pulsgenerator. Die nicht ausgewählten DDS-Kanäle können natürlich weiterhin zur Modulation anderer Kanäle verwendet werden. Außerdem sind zusätzlich zu den beiden Analogausgängen immer auch noch die Digitalsignale (DDS-Synchronisation, Pulsgenerator) verfügbar.
 
==== Pulsgenerator ====
 
Hier können die Puls- und Pausenlängen in mehreren Bereichen eingestellt werden. Die sich daraus ergebende Frequenz wird angezeigt.
 
==== DDS-Generator ====
 
Die Bedienelemente für die vier Kanäle des DDS-Generators sind hier auf zwei Registerkarten untergebracht. Es kann die Wellenform ausgewählt und die Frequenz eingestellt werden. Das exakte Phaseninkrement, also der Wert, um den sich der Phasenakkumulator im Systemtakt (100&nbsp;MHz) erhöht, wird hexadezimal angezeigt.
 
Die Amplitude kann vom invertierenden Maximum bis zum nichtinvertierenden Maximum eingestellt werden. Damit lässt sich z.B. ein fallendes oder steigendes Sägezahnsignal erzeugen. Die Phasenlage kann um jeweils eine Periode in beide Richtungen verschoben werden. Als Quellen für die Modulationsarten AM, FM und PM können die jeweils anderen drei DDS-Kanäle in beliebiger Kombination ausgewählt werden. Bei Amplitudenmodulation wird eine eventuelle Übermodulation angezeigt.
 
<div style="clear:both">
 
== Hinweise zur Realisierung ==
 
=== Komponenten ===
 
Das '''FPGA Lab''' enthält einen [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave mit mehreren adressierbaren Registern, der auch als eigenständige Komponente in anderen Projekten eingesetzt werden kann.
 
=== Plattform, Portabilität ===
 
Das '''FPGA Lab''' wurde unter Verwendung von [http://www.mikrocontroller.net/articles/Xilinx_ISE Xilinx ISE] entwickelt. Im FPGA-Code wurde auf Portabilität geachtet. Alle Bestandteile sind in VHDL implementiert, Schematics werden nicht verwendet. Xilinx-Spezifika wurden fast vollständig vermieden, die interne Taktverdoppelung per DCM ist gekapselt. Der Code sollte sich also relativ leicht auf andere FPGA-Karten und auch auf andere FPGAs übertragen lassen. Durch die Verwendung von Generics im VHDL-Code sind viele Aspekte relativ leicht änderbar (z.B. Wert- und Zeitauflösung der DDS-Generatoren, Größe der DDS-Lookup-Tabellen, Anzahl der Adressen des SPI-Slaves,...). Für nahezu alle Entitäten existieren selbstverifizierende Tests und Konfigurationsdateien für die Kurvenformanzeige im Simulator ISim. 
 
Der auf der FPGA-Karte befindliche Mikrocontroller (ATmega644) vermittelt zwischen dem auf dem FPGA realisierten [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave einerseits und dem über RS232, USB oder Ethernet angeschlossenen PC andererseits. Für diesen Mikrocontroller wird (derzeit) die Originalfirmware (Version 2.6) benutzt, sie ist nicht Bestandteil dieses Projektes. Zwischen Mikrocontroller und PC wird ein einfaches textbasiertes Protokoll benutzt, um bestimmte SPI-Register zu beschreiben oder auszulesen. Die Bedienoberfläche nutzt dieses Protokoll. Da dort diese Kommunikation in einem SubVI gekapselt ist, sollte sie sich leicht an andere Anbindungen anpassen lassen.
 
=== Was noch fehlt ===
 
* Phasensynchronisation zwischen den einzelnen DDS-Generatoren
* wahlweises internes Aufschalten des Frequenz-/Periodenmessers auf eines der Generatorsignale
* einstellbarer DC-Anteil bei den DDS-Generatoren
* verbesserter Einstellberech für den Hub bei der Frequenzmodulation
* gemeinsame Nutzung der Wellenformtabellen für die vier DDS-Generatoren
* native Windowsanwendung als Alternative zur LabView-Bedienoberfläche
* Erweiterung zum Arbiträr- bzw. Bitmustergenerator.
 
== Quellcode, Lizenz ==
 
Das '''FPGA Lab''' ist quelloffen (Open Source) und wird unter der [http://www.gnu.org/licenses/gpl.html GNU General Public License (GPL)] lizensiert. Der Quellcode wird in Kürze verfügbar sein (ca. April 2010).  Einige Sub-VIs in der Lab-View-Bedienoberfläche wurden aus dem Originalprojekt der c´t übernommen, diese sind aber ebenfalls quelloffen und dürfen sogar kommerziell genutzt werden.
 
== Weitere Informationen ==
 
Das '''FPGA Lab''' basiert auf dem c´t-Lab von Carsten Meyer, c't magazin. Weitere Informationen gibt es hier:
 
* [http://www.mikrocontroller.net/topic/122573 XILINX FPGA Spartan CT-Projekt]
* [http://www.heise.de/ct/projekte/machmit/ctlab Projekteseite der c´t]
* [http://thoralt.ehecht.com/phpbb Thoralts c't-Lab-Forum]
* [http://thoralt.ehecht.com/wiki Thoralts c't-Lab-Wiki]
* [http://de.wikipedia.org/wiki/Direct_Digital_Synthesis DDS auf Wikipedia]
 
[[Kategorie:Projekte]] [[Kategorie:FPGA und Co]] [[Kategorie:Signalgeneratoren]]

Aktuelle Version vom 18. Juni 2021, 14:57 Uhr

Ct Lab Client Library und FPGA Lab wurden in CtLab Library und CtLab FPGA SigLab umbenannt. Der Quellcode befindet sich nun auf GitHub.

Details dazu auf den neuen Wikiseiten:

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