Richtiges Designen von Platinenlayouts

Beim Erstellen von Platinenlayouts muss man vieles beachten. Dieser Artikel zählt auf, was man machen sollte (Dos), und was man keinesfalls machen sollte (Don'ts). Der Grund hierfür ist, dass die "Regeln" (besser eigentlich "Bedingungen") sehr umfangreich und komplex sind. Dazu kommt, dass es eigentlich keine Regel ohne Ausnahme gibt, und zusätzlich zu den rein elektrotechnischen Anforderungen noch mechanische und chemische sowie betriebswirtschaftliche Anforderungen bestehen. Siehe dazu diesen Diskussionsbeitrag (letzter Absatz).

Gutes Platinenlayout (Dos)

• Berechne nach dem Erstellen des Schaltplans, welche Ströme über die Leiterbahn fließen werden und bestimme anhand dessen deren minimale Breite. Faustformel: 0,35mm können ohne nennenswerte Erwärmung mit einem Ampere belastet werden. Kritische Leitungen sollten als Vorgabe für den Layouter in der Zeichnung vermerkt werden. Weiteres siehe unter Leiterbahnbreite.
• Halte die Leiterplatte möglichst kurz. Jeder Leiterzug wirkt wie eine Antenne, welche Störungen aussendet und empfängt.
• Nutze die freien Flächen zwischen den Leiterzügen und verbinde sie mit einer Masse (Polygone). So kann man Strahlung von außen abschirmen und oft Abstrahlung minimieren. Vermeide aber freie Kupferflächen, die nicht an GND angeschlossen sind.
• Geize nicht mit Blockkondensatoren. Für jeden VCC-Pin o.ä. ist mindestens ein 100nF Kondensator, bei schnelleren Sachen evtl. ein kleinerer (z. B. 10nF) einzusetzen. Ausserdem kann es meist notwendig sein, pro IC noch zusätzlich einen 10µF Kondensator und eine Ferritperle (engl. bead) zur Entkopplung von Vcc zu spendieren.
• Digitale und analoge Signale getrennt routen und nur in einem Punkt verbinden. Und zwar idealerweise am AD-Wandler, falls dieser vorhanden ist, sonst in der Nähe des Spannungsreglers. Eine Massefläche für analoge und digitale Schaltungsteile sollte durchgängig sein, getrennte Masseflächen sind nur in sehr seltenen Fällen sinnvoll.
• Nutze die Anschlüsse der bedrahteten Bauelemente für Durchkontaktierungen.
• Wenn es sich nicht vermeiden lässt 230V (400V) Netzspannung auf die Platine zu führen, so trenne die Bereiche der Kleinspannung und Netzspannung deutlich voneinander und mit vieeel Platz. Dabei unterscheidet man zwischen Luft- und Kriechstrecken. Eine Kriechstrecke ist die Strecke auf der Oberfläche einer Leiterplatte oder eines Bauteils. Die Luftstrecke ist sozusagen die kürzeste Verbindung zwischen den beiden Potentialen. Die Luft- und Kriechstrecken betragen zwischen 3 und 8 mm. Maximale Spannung z.b. 3kV/cm, bei lackierten Platinen 1kv/mm. Der notwendige Abstand hängt von der Gefährdung ab, siehe auch Leiterbahnabstände.
• Möglichst eine großflächige Ground-Plane für Masseverbindungen.

Schlechtes Platinenlayout (Don'ts)

• Analoge und digitale Schaltungsteile direkt ohne Filter aus der gleichen Stromquelle versorgen.
• Nicht beachtet, dass Ströme im Kreis fließen und damit empfindliche Signale zusammen mit pulsierenden Versorgungsströmen über die gleichen Bahnen geleitet (Sternförmige Masseführung nicht beachtet)
• Digitale Signalleitungen in unmittelbarer Nachbarschaft analoger Signale
• Zu wenig Abstand zwischen Leiterplattenrand und Leiterzügen
• Spitze Winkel kleiner als ca. 45° beim Routen von Leiterbahnen. Entgegen der weit verbreiteten Annahme hat das nur sehr wenig Auswirkungen auf die HF-Eigenschaften, mehr dazu im Artikel Wellenwiderstand. Es sind mehr fertigungstechnische (Ablösung von Ecken, schlechteres Ätzen) und ästhetische Gründe (Aussehen, Packungsdichte der Leitungen).
• Durchkontaktierungen auf SMD-Pads. Beim maschinellen Löten läuft das Lötzinn in die Bohrung ab (u.a. durch Kapillarwirkung) und fehlt auf dem Pad. Die Fehlerhäufigkeit steigt. Bei speziellen Footprints (große Ball Grid Arrays) oder Thermal Vias geht es aber nicht anders als Vias in Pads unterzubringen. In diesem Falle müssen die Vias verschlossen werden (engl. plugged via, tented via). Eine weitere Möglichkeit ist es, einen Überschuss an Lotpaste auf das Pad aufzubringen (dickere Siebdruckschablone) oder die Vias mit Barrieren aus Lötstopplack zu umgeben, aber nicht abzudecken
• Durchkontaktierungen von beiden Seiten mit Stopplack verschließen. Es könnten Feuchtigkeit oder gar Ätzrückstände darin zurückbleiben und beim Löten der Stopplack abplatzen oder Korrosion auftreten (ggf. Hersteller fragen)
• Bestückdruck auf Lötpads platziert
• Keine Testpunkte, keine Befestigungsbohrungen
• Zu wenig Durchkontaktierungen bei hohen Strömen
• Entkoppelkondensatoren über unnötig lange Leiterbahnen angebunden
• Keine Massefläche (engl. ground plane). Bei vielen zweilagigen Platinen mit hoher Bauteildichte kann man sich keine Massefläche leisten, spätestens ab 4 Lagen ist diese jedoch praktisch immer verfügbar.

Vorgehen bei der Layouterstellung

• Umrisse der Platine festlegen, dabei Bruchkanten eventueller Nutzen beachten
• Befestigungsbohrungen festlegen, dabei ausreichend Platz für Schraubenköpfe und Werkzeuge freihalten (Sperrflächen verlegen)
• Steckverbinder platzieren, dabei den 3D-Zusammenhang mit anderen Platinen im Bezug auf Kabeldrehung und -knickung beachten, gfs Steckverbinder um 180 gedreht, um Sonderkabel zu vermeiden und auch nicht völlig am Rand, wegen Biegeradius von Flachbandkabeln / Zwischenraum zur Gehäusewand
• Bauteile platzieren, dabei möglichst zusammengehörige Bauteile nebeneinander platzieren. Die Verbindungen (Luftlinien, engl. air wires) möglichst kurz und kreuzungsarm halten. Idealerweise erst die grossen und hohen Bauteile festlegen, dabei Einbaumasse und -raum beachten, auch um Bezug auf Wärmeentwicklung
• Stromversorgung der ICs verlegen, dabei Abstand zu Kanten und kritischen Signalen /-eingängen beachten. Ebenso Kriechstrecken beachten
• Kritische Signale wie Takte, Sensoreingänge etc ohne Lagewechsel verlegen, ggf. guard lines verwenden
• Restliche Signale verlegen
• Masseflächen füllen
  • Masseflächen können eine Schaltung deutlich verbessern, wenn sie richtig benutzt werden. Sie können aber auch genau das Gegenteil bewirken, wenn sie als automatisches Wundermittel betrachtet werden.
  • Die Masseverbindung aller ICs muss zunächst direkt verlegt werden.
  • Erst wenn die Masse komplett layoutet ist, kann man die Massefläche auffüllen. Damit verhindert man, dass vielleicht ein IC nur über eine sehr dünne Verbindung angeschlossen wird, welche man in der Massefläche übersieht.
  • Masseflächen sind nur dann wirklich wirksam, wenn sie möglichst durchgängig sind. Wenn sie durch viele Leitungen zerschnitten werden, sinkt ihre Wirksamkeit massiv und sie können sich zu einem EMV-Problem entwickeln (Abstrahlung von Energie, Streifen- und Schlitzantennen). Bei zweilagigen Platinen ist es aber kaum möglich, dass Masseflächen nicht zerstückelt werden. Auf jeden Fall darauf achten, das KEINE Zipfel oder Streifen Massefläche existieren, die nicht an mindestens beiden Enden mit anderen Masseflächen verbunden sind. Für "Systeme" aus solchen Masseflächen gilt gleiches, d.h. die Masseflächen müssen auch untereinander gut vernetzt werden. Wenn dieses nicht erreicht werden kann, so ist die Massefläche besser wegzulassen.
  • Bei Platinen mit vier oder mehr Lagen wird meist eine Lage für die Masse (GND) verwendet. Hier hat man den Luxus, dass man GND nicht manuell layouten muss sondern einfach die ICs an die Massefläche anschließt. Aber Vorsicht! Bei Schaltreglern und Leistungsstufen für Motoren und Ähnlichem ist es oft besser bzw. notwendig, auf Masseflächen zu verzichten und statt dessen mit dicken Leitungen bzw. kleineren Polygonen die Ströme sternförmig zu führen.
  • Des weiteren ergibt sich bei Platinen mit vier oder mehr Lagen die Möglichkeit, auch die Spannungsversorgung ("+ Leitung") als Fläche auszuführen. Grundsätzlich gelten hierbei die gleichen Empfehlungen wie für die Masseflächen. Diese beiden Stromversorgungslagen sollten in dem Sinne, dass sie einen großen, verteilten Kondensator darstellen, der extrem impedanzarm ist, möglichst dicht zusammen liegen. Bei einem Multilayeraufbau mit vier Lagen wären das z.B. die beiden inneren Lagen. Zusätzlich sollten die beiden Lagen öfters mit keramischen Kondensatoren verbunden werden, mindestens an jedem IC zur Spannungsversorgung.
• Für die Bestückung und das Bedrucken mit Lotpaste sind Passermarken (engl. Fiducials) nötig. Diese Passermarken werden normalerweise als Kreuze oder besser als runde Pads (z.B 1mm) ausgeführt und von Kupfer freigestellt (2mm, Nicht in die Masseflächen einbeziehen). Die Passermarken werden dann von Lötstop freigegstellt und im Stencil/Lotpastensieb mit eingebracht. Auf jede zu bestückende Seite sollten zwei Passermarken diagonal auf den Boards eingebracht werden. Andere Vorschläge zielen darauf ab, die Passermarken nicht für das komplette Board, sondern immer extra für spezielle "kritische" Footprints einzusetzten. Passermarken zur Platinenfertigung setzten sich die Platinenfertiger selbstständig ausserhalb der Platinen nach ihren eigenen Bedürfnissen. Die Passermarken für die Bestücker werden voraussichtlich von den Bestückern auch noch adaptiert, so dass sie lediglich als Platzhalter zu verstehen sind, damit Raum beim routen dafür ausgespart bleibt.
• Der Bestückungsdruck wird am Ende ausgerichtet. Dazu sollte man nahezu alle Lagen ausblenden und nur die Lagen für Bestückungsdruck, Umrisse und Lötstopmaske anzeigen lassen. Dann richtet man die Beschriftungen so aus, dass sie neben den Bauteilen aber nicht auf den Flächen der Lötstopmaske liegen, denn dort gehört die Lotpaste und später der Anschluss der Bauteile hin. Bei sehr dicht bestückten Platinen muss man den Bestückungsdruck teilweise oder vollständig weglassen. Dort platziert man die Bauteilbezeichnung direkt auf dem Bauteil. Damit kann man den Bestückungsdruck wenigstens auf Papier drucken und somit indirekt nutzen. Eingige Profi-CAD-Programme haben dafür auch getrennte Ebenen (engl. Layer).

CAM Input und Produktion / Berücksichtigung von Technologiegrenzen

Um Platinen fertigungsgerecht zu layouten, ist es sinnvoll, in etwa zu wissen, was in der Leiterplattenfabrik gemacht wird, wie die Daten für die Produktion aufgearbeitet werden müssen, und wo dort Schwachstellen liegen, um diese nach Möglichkeit zu vermeiden, zu verringern oder zu Umgehen. Diese Grenzen der Technologie sind "weich", das heisst, ab einem Grundlevel, ab dem eine fehlerfrei Produktion machbar ist, steigt mit zunehmenden Anforderungen der Ausschuss. Den kauft man zum einen mit d.H. man muss ihn im Rahmen der Kalkulation mitbezahlen, auch wenn er schon in der Fabrik gegeworfen wird, und er muss mit, im Zweifelsfalle aufwändigen und auch nur begrenzt zuverlässigen Verfahren, aussortiert werden.

Hier sollte man also den Grundsatz verfolgen: So grob und einfach wie möglich und so fein wie nötig.

Im folgenden sollen hier ein paar grobe Richtwerte gegeben werden, die eigentlich jede Leiterplattenfabrik kann, und die somit den konservativ definierten Stand der Technik darstellen (Stand ca. 2012). Trozdem sollte man sich im Vorfeld immer informieren. Es ist deutlich mehr möglich, aber das ist abhängig von den Fertigungsstrassen der einzelnen Fabriken und kostet natürlich auch mehr. Man Behalte im Auge, daß hier um fertigungsmechanische und ätztechnische Gründe bei Herstellung der Platine geht, nicht um elektrotechnische Gründe für die fertige Platine.

• Unterätzungsfaktor/U-Faktor

• • Um die Unterätzung zu kompensieren, müssen beim CAM-Input die Kupferlagen durch Zugabe einer Breite (U-Faktor) verbreitert werden. Der U-Faktor ist abhängig von dem Materialstärke, die weggeätzt werden muss. Das ist nicht identisch mit der Kupferlage, weil es ja auch Fälle gibt, wo auf eine dünne Vorlage partiell aufgetragen wird wird, und dann alles komplett um die Vorlage abgeätzt wird. Hier ist nur ein U-Faktor für die Vorlagendicke erforderlich.

• • • Standard:
      • U-Faktor Aussenlagen (35u): +25u (insgesamt), weil beidseitige Wirkung pro Seite 12,5u)
      • U-Faktor Innenlagen (35u): +50u (insgesamt, weil beidseitige Wirkung pro Seite 25u)
      • Wenn Isolationsbreite weniger als 150u, sollte dort NICHT das komplette Leiterbild bearbeitet werden, sondern nur die Pads um z.B. 15u vergrößert werden.
      • Leiterbahnbreiten die kleiner als 150u sind, sollten dabei auf 165u verbreitert werden, wenn die verbleibende Isolation (aus Äztechnischer Sicht!) dieses zulässt.

• • Die Software im CAM-Input stellt dafür im allgemeinen spezielle Funktionen zur Vefügung. Diese beruhen aber auch darauf, dass Flächen als Polygone ausgeführt werden, und nicht durch Leiterbahnzüge "gemalt" werden. Desweiteren sollten Pads und nur Pads im Gerber-Format als "Flashs" bzw. "Blinks" dargestellt werden, und Leiterbahnen und eben nur Leiterbahnen als "Draws", im Grenzfalle auch mit einem "Draw" der Länge 0. Auch wenn ein "Draw" der Länge 0 genauso wie ein "Flash" gleicher Apertur aussieht, gibt die unterscheidung "Draw" zu "Flash" den Aufbearbeitungsalgorithmen der CAM-Input Software wichtige Hinweise.

• Lücken füllen:
  • Sehr schmale „Isostellen“ in der gleichen Kupferfläche und kleine Löcher in Kupferflächen stellen beim Ätzen ein Problem dar, weil das für die Resistschicht kleine "Inseln" oder "Halbinseln" bedeutet, die u.U. nicht halten, sich ablösen, und sich dafür noch anderswo anlagern können, und somit an der Stelle, wo sie fehlen, Unterbrechungen, und an den Stellen, wo die abgerissenen Stücke sich festsetzten, unerwünschte Verbindungen entstehen können. Darum müssen solche Stellen, bearbeitet werden. Das wird Grundsätzlich nach Leiterbildvergrößerung mit U-Faktor gemacht, weil sich einige Lücken dadurch von selber schliessen. Im allgemeinen wird zum füllen einfach ein kleines Stück Leiterbahn über diese Stelle gelegt. Kritisch sind freistehende Resistflächen von ca. 150u mal 150u Abmessungen und kleiner. Werden sie von einer oder zwei Seiten von größeren Resistflächen gehalten, können auch Streifen von ca. 100u tragbar sein, wenn sie nicht zu lang werden.

• Rekalkulieren der Bohrer:
  • Bohrungen für durchkontaktierte (DK)-Bohrungen müssen größer gebohrt werden, weil sie ja zukupfern (Bohrvorlage typisch 200u). Dadurch wird der verbleibende Restring eventuell zu klein.
  • Via Bohrungen (alle Bohrungen kleiner als 0,5 mm) werden nach dem vorhandenen Lötauge gewählt und eventuell vergrößert/verkleinert. Vergrößert, wenn es möglich ist, weil es fertigungstechnische Vorteile bietet, und verkleinert, wenn es sonst Probleme mit Abständen gibt. Der Kupferquerschnitt wird dadurch im allgemeinen nicht zu auffällig verkleinert, und THT-Anschlüsse dünner als 0,5mm sind unbekannt, es kann also (eigentlich) keiner etwas hindurchstecken wollen.
  • Anzustreben sind Bohrer von gößer 0,4mm und ein Restring von 175u Breite. Das ist unproblematisch für Lötaugen von 700u (Original), weil ja 50u Durchmesser vom U-Faktor dazukommen. Die Bohrvorlage kann zur Not auf 150u verringert werden.
  • Bohrungen von größer als 0,4mm sind darum anzustreben, weil damit zwei Leiterplatten auf einmal im Stapel gebohrt werden können. Unter 0,4mm wird die seitliche Abweichung der Bohrung in der unteren Leiterplatte so groß, daß sie eventuell ein Pad von der Leiterbahn abschneiden kann. Bei einer Serienfertigung bedeuten darum Bohrungen kleiner als 0,4mm doppelten Aufwand, was sich auch im Preis niederschlägt.....oder einen Wettbewerbsvorteil für Fertiger, die es besser können.

Siehe auch

• EMV
• Eagle im Hobbybereich
• Forumsbeitrag: Regeln beim Platinenentwurf
• Forumsbeitrag: Vorschlag für Lötpads bei Hobbyeinsteigerplatinen
• Forumsbeitrag: Über spezielle Padformen (Teardrop, Snowman, Oktogon)
• Forumsbeitrag: Suche gutes Buch über Layout-Techniken (Literaturtipps und Links).
• Forumsbeitrag: Tutorials zu Platinenlayout
• Forumsbeitrag: Tipps zum Routen und Entflechten von Platinen.
• Forumsbeitrag: Das Routen von LVDS Signalen.

Links

• Optimierung von Layouts
• Weitere Dokumente zum Thema professionelle Platinenherstellung
• Grounding (Again), Ask The Applications Engineer - 12, Fa. Analog Devices, (englisch)
• Designing a Better PCB von Sparkfun (engl.)
• Tech Tips von Henry Ott (engl.)
• Messung von verschiedenen Winkeln von Leiterbahnen mit 17ps TDR, keinerlei Unterschiede!
• ILFA, Dämpfung von Resonanzen der Versorgungslagen durch Carbondruck
• Link: Tipps zum erstellen von High Speed Platinen.