PLL

Eine PLL (engl.: phase locked loop) ist ein Regelkreis in Hardware oder Software, der sich auf einen Eingangstakt synchronisieren kann.

Hardware

PLLs sind als analoge Schaltkreise aufgebaut, die einen Eingangstakt hoch multiplizieren und wieder herunter dividieren und somit als nichtganzzahliger Taktteiler fungieren. Ferner wird in der Regel die Phase verschoben, dass ein gewünschtes Verhältnis eingestellt wird. Durch einen sog. feedback loop wird erreicht, dass sich die Phase auf dem hohen Frquenzniveau stabil verhält und dem Jitter des Eingangstaktes nur langsam folgt. Zur Stabilisierung des hochfrequenten Zwischentaktes werden rückgekoppelte Filter benutzt, die genau in dem Frequenzbereich stabil sind. Bei FPGAs sind diese Filter oft parametier- und umschaltbar.

Die Einstellung erfolg voll analog, also nicht zeitdiskret.

Software

Solche Regelkreise lassen sich in SW nachbilden, wenn sich ein Microcontroller auf einen eingehenden seriellen Takt einstellt bzw ein FPGA einen Eingangstakt ausmisst und sich in die Mitte stellt, um parallele Daten zu verarbeiten. (siehe SERDES, GTP).

Die Verarbeitung erfolg dann voll digital, also diskret mit dem Systemtakt des FPGAs / des Controllers.

Siehe auch

In dieser Tabelle werden die durch ganzzahlige Teiler und Multiplizierer erreichbaren Frequenzverhältnisse aufgelistet: Settings for Multiplier and Divider